考研笔记-计算机之计算机组成原理:算术逻辑单元(加法器)
- 2026-11-06 18:57:34
——如阅读体验不佳，可转为横屏阅读；如微信无法横屏，可尝试文末方法。
表-加法器 | ||
加法器分类 | 实现 | 工作方式 |
串行加法器 | 1个全加器（n位加数） | n位加数轮流依次使用单个全加器 |
并行加法器 | n个全加器（n位加数） | 不采用进位链时，n个全加器串行工作 |
采用进位链时，n个全加器并行工作 | ||
全加器的逻辑表达式 和： 进位： |
表-进位链 | |||
进位链类型 | 定义 | 实现 | 各进位的产生次序 |
串行进位链 | 并行加法器中的进位信号先后产生，串行传递 | 采用与非逻辑电路便可实现进位串行传递 | 采用串行进位链的并行加法器比不采用进位链的串行加法器运算速度快的原因是串行进位链中的与非门的运算速度比串行加法器中的全加器的运算速度快 |
并行进位链 | 并行加法器中的进位信号同时产生 | 单重分组跳跃进位链 | 组间串行，组内并行 |
双重分组跳跃进位链 | 大组间串行，大组内并行，小组内并行 | ||
1) 进位链：各个进位的计算独立于各位全加器的运算（全加器运算中需要各个进位值，但各进位值的计算不需全加器的参与）。 2) 理想的并行进位链是n位全加器的n位进位同时产生，但实现线路太复杂，故采用分组的方式减小复杂度。 3) 串行进位链示意图
|
表-双重分组跳跃进位链的实现 | |||
进位类型 | 进位的本地进位 | 进位的传递条件 | 进位的外部（低位）进位 |
各个大组中包含的进位（即该大组内的各个小组的最高位进位） | 由产生该最高位进位的小组及与该小组处于同一大组且在该小组之前的各小组（即位于产生该最高位进位的小组和该进位所在大组及该大组的第1个小组的外部进位之间的各小组）中包含的各个进位的本地进位和传递条件决定 | 由产生该最高位进位的小组及与该小组处于同一大组且在该小组之前的各小组（即位于产生该最高位进位的小组和该进位所在大组及该大组的第1个小组的外部进位之间的各小组）中包含的各个进位的传递条件决定 | 为该进位所在大组的外部进位（也即该大组的第1个小组的外部进位） |
位于同一大组内的各个小组的除最高位进位外的进位 | 由该进位及与该进位处于同一小组且在该进位之前的各个进位（即位于该进位和该进位所在小组的外部进位之间的各个进位）的本地进位和传递条件决定 | 由该进位及与该进位处于同一小组且在该进位之前的各个进位（即位于该进位和该进位所在小组的外部进位之间的各个进位）的传递条件决定 | 为位于包含该进位所在小组的大组内且在该进位所在小组的最高位进位之前的进位（即与该进位所在小组处于同一大组内且在该小组之前的小组的最高位进位） |
说明： 1) 双重分组跳跃进位链中大组的作用是：①为该大组内的各个小组分别提供不同的各个小组的低位进位（即同一大组中的各个小组的外部进位为与该小组处于同一大组且在该小组之前的小组的最高位进位）；②为该大组的后一大组及该后一大组中的第1个小组提供相同的低位进位（较前（参照为整个进位链的外部进位的位置）大组中包含的各进位中的最高位进位为较后大组及该较后大组中的第1个小组的外部进位）； 2) 双重分组跳跃进位链中各进位的产生顺序： ①第一大组中的各个进位（即第一大组中各个小组的最高位进位C3，C7，C11，C15）和第一大组的第1小组中除最高位进位外的其他各个进位（C0，C1，C2）； ② 第一大组中除第1小组外的其他各个小组的除各自最高位进位外的其他各个进位（C4，C5，C6，C8，C9，C10，C12，C13，C14）； 第二大组中的各个进位（即第二大组中各个小组的最高位进位C19，C23，C27，C31）及第二大组的第1小组中除最高位进位外的其他各个进位（C16，C17，C18）； ③ 第二大组中除第1小组外的其他各个小组的除各自最高位进位外的其他各个进位（C20，C21，C22，C24，C25，C26，C28，C29，C30）。 3) 小组和大组中各进位的逻辑表达式：
（
（
（
（ 可得，
式(1)称为第一重跳跃进位链，即小组跳跃进位链；将式(1)中的t0、t1、t2、t3该为T1、T2、T3、T4，d0、d1、d2、d3该为D1、D2、D3、D4，便可得到式(2)，构成第二重跳跃进位链，即大组跳跃进位链。D1、D2、D3、D4分别称为（第1、2、3、4）小组的本地进位，T1、T2、T3、T4分别称为（第1、2、3、4）小组的传递条件。 4) 32位并行加法器双重分组跳跃进位链示意图
|
文章合集：
点击下方公众号主页，关注以阅读更多文章
——可选择“【右上角···】→【在浏览器中打开】”进行横屏阅读。
