考研笔记-计算机之计算机组成原理:存储器(内存访问)

表-内存编址方式

对比

内存编址方式

按字节编址

按字编址

比较条件

寻址范围相同

存储容量小

存储容量大

存储容量相同

寻址范围大

寻址范围小

说明：

1) 上述比较中按字编址的字的大小至少为2个字节。

表-存储器与CPU的连接

存储器与CPU的连接

地址线

CPU的地址线往往比存储芯片的地址线多。通常将CPU地址线的低位与存储芯片的地址线相连，CPU地址线的高位可在存储芯片扩充时使用，或作为片选信号。CPU的地址线应全部参与（直接或间接）到每一片存储芯片的地址的选择上（即直接或间接与所有存储芯片相连）。

数据线

CPU的数据线与存储芯片的数据线不一定相等。此时，必须对存储芯片扩位，使其数据位数与CPU的数据线数相等。

控制线

读/写控制

当CPU的读/写命令线共用时，可直接与存储芯片的读/写控制端相连；当CPU的读/写命令线分开时，可分别与存储芯片的读、写控制端相连。

片选控制

片选信号，①与CPU的访存控制信号（低有效）有关，访问内存时，为低，访问I/O时，为高；②与CPU的地址线有关，CPU的地址线往往多余存储芯片的地址线，故CPU的地址线中未与存储芯片的地址线连上的高位地址必须和访存控制信号共同产生存储芯片的片选信号。

表-存储容量的扩展方法

存储容量的扩展

位扩展

增加存储字的长度

字扩展

增加存储字的数量

字位扩展

既增加存储字的数量，又增加存储字的长度

表-通过调整主存结构提高访存速度的方法

通过调整主存结构提高访存速度

措施

定义

分类

编址

实现

性能

单体多字系统

当指令和数据在内存中连续存放时，在一个存储周期内从连续地址单元中取出多个（m个）存储字的指令或数据送至长度为多个（m个）存储字长度的数据寄存器MDR中，等待通过数据总线分几次将它们传送走（每次传送1个存储字长）。

多体并行系统

采用多体模块组成的存储器。每个模块有相同的容量和存取速度，各模块各自有独立的地址寄存器（MAR）、数据寄存器（MDR）、地址译码、驱动电路和读写电路，它们既能并行工作，又能交叉工作。

高位交叉编址

高位地址表示体号，低位地址表示体内地址

程序或数据按体内地址顺序存放（一个体存满后，再存入下一个体），又称顺序存储。

不能提高存储器的带宽，因为虽然同一存取周期内存取速率变为原来的m（m为模块数）倍，但存取的这m个存储字不是地址连续的（同一块内才是地址连续的）。

读取地址连续的n个字所需的时间t₁为t₁=nT（T为存储周期）。

低位交叉编址

低位地址表示体号，高位地址表示体内地址。又称模M编址（M等于模块数，为简化硬件线路，M取2的次幂，或为减少存储器冲突，M取质数）

程序或数据连续存放在相邻体中，又称交叉存储

可以在不改变每个模块存取周期的前提下，提高存储器的带宽。

假设每个体的存储字长和数据总线的宽度一致，低位交叉的存储器模块数为m，存储周期为T，总线传输周期为t，那么采用流水线方式存取时，应满足T≤mt（即保证启动某存储体后，经mt时间再次启动该体时，它的上次存取操作已完成）。

读取地址连续的n个字所需的时间t₂为t₂=T+(n-1)t（T为存储周期，t为总线传输周期，n为低位交叉存储器的模块数）。（与流水线类似）

高性能存储芯片

对基本D- RAM结构的增强

SDRAM

SDRAM与CPU的数据交换同步于系统的时钟信号，以处理器-存储器总线的最高速度运行，不需要插入等待状态。①SDRAM能在系统时钟的控制下进行数据的读出和写入，CPU给出的地址和控制信号会被SDRAM锁存，直到指定的时钟周期数后再响应，此时CPU可执行其他任务，无需“等待”。②SDRAM还支持猝发访问模式，即CPU发出一个地址就可以连续访问一个数据块。（此时总线周期由一个地址周期和几个数据周期组成）③SDRAM芯片内还可以包含多个存储体，这些体可轮流工作，提高访问速度。

DDR-

SDRAM

每周期两次（上升沿和下降沿）向处理器送出数据。

RDRAM

由Rambus开发的RDRAM采用专门的DRAM和高性能的芯片接口取代现有的存取器接口。采用异步的面向块的传输协议传送地址信息和数据信息。一个RDRAM芯片像一个存储系统，通过互联电路RamLink，将各个RDRAM芯片连接成一个环，数据通信在主存控制器的控制下运行，数据交换以包为单位。

CDRAM

带Cache的DRAM，在DRAM芯片内又集成了一个小的SRAM。